차세대 D램 개발 각축…삼성전자 '4F'·SK하이닉스 '3D' 전략

송고 2023.06.12 14:37 | 수정 2023.06.12 16:31
EBN 김채린 기자 (zmf007@ebn.co.kr)

4F로 트랜지스터·커패시터 결합 D램 구조 변경

새 구조 구축 따른 변수 발생 가능…면적 줄어들까

삼성전자는 과거 업계 개발 난제로 꼽혔던 4F 스퀘어를 통해 메모리 셀 단위 구조 개발에 착수했고, SK하이닉스는 3D 방식을 채택을 통해 저장 용량 확대에 나섰다. 사진은 반도체 관련 이미지. ⓒ삼성전자 갈무리

삼성전자와 SK하이닉스가 차세대 DRAM(D램) 개발을 추진하는 가운데, 개발 방향을 다르게 설정했다.

양 사가 차별화 전략을 선택한 것으로 보인다. 삼성전자는 과거 업계 개발 난제로 꼽혔던 4F 스퀘어를 통해 메모리 셀(Cell) 단위 구조 개발에 착수했고, SK하이닉스는 3D 방식을 채택을 통해 저장 용량 확대에 나섰다.

12일 업계에 따르면 최근 삼성전자와 SK하이닉스는 미세화 한계 돌파를 위해 차세대 D램 개발에 심혈을 기울이고 있다. 삼성전자가 선택한 D램 전략은 4F 스퀘어, SK하이닉스가 선택한 전략은 3D다. 삼성전자는 최근 4F 스퀘어 셀 구조 D램 양산화를 위해 반도체 연구소 내 개발팀을 꾸린 것으로 알려졌다.

D램은 트랜지스터(Tr)와 커패시터를 포함하는 사각형의 어레이(Array)로 배열된 수십억 개 셀로 이뤄져 있다. 트랜지스터는 스위칭 역할을 하고, 커패시터는 전하 유무에 따라 0과 1을 판단하고 데이터를 저장한다. D램은 구조적으로 1개의 게이트를 보유했다. 1개의 게이트를 보유해 데이터 휘발성이라는 약점을 보유했다.

트랜지스터는 워드라인(WL), 비트라인(BL)과 연결돼 있다. 워드라인은 트랜지스터의 스위칭 역할을 담당해, 게이트와 연결된다. 또 트랜지스터는 전류가 들어와서 흘러나가는 방향에 따라 △소스 △게이트 △드레인으로 구성돼 있다. 드레인 위에 커패시터가 자리잡는 게 일반적이다.

특히 D램은 구조상 저장기능을 하는 커패시터를 트랜지스터 외부에 별도로 둬야 한다. 이는 곧 평면상의 표면적이 넓어지게 되는 결과를 초래한다.

현재 D램은 10나노미터(nm, 1nm=10억분의 1m)대 수준으로, 업계 내외적으로 7나노 이하로 가기 위해서는 현 구조에서는 물리적 개선을 통한 개발이 어렵다는 판단이 지배적이다. 10나노대 수준을 뛰어넘기 위한 초석을 다지는 전략으로 삼성전자와 SK하이닉스의 전략이 나뉜 셈이다.

4F 스퀘어 셀 구조는 는 약 10년 전 D램 업계가 상용화를 시도했으나 실패한 바 있다. 삼성전자가 연구 개발에 나선 부분은 트랜지스터 구조 변경이다. 4F 스퀘어를 구현하기 위해 트랜지스터 구조를 수직으로 쌓아 올리는 방식으로 기존 연결 방식과는 구조가 변경될 것으로 점쳐진다.

난제는 새로운 구조 구축을 위한 공정 변화로 예상된다. 개발 성공시 6F 스퀘어 대비 칩 다이(Die) 면적은 30% 수준으로 줄어들 전망이다. 다이는 셀이 모인 하나의 덩어리다.

상용화된 D램은 현재 6F 스퀘어 구조를 보유했다. 삼성전자는 8F 스퀘어에서 6F 스퀘어로 셀 어레이를 변경한 바 있다. 8F 스퀘어는 4X2구조로 이뤄져 있고, 6F 스퀘어는 3X2 구조로 돼 있다. 8F에서 6F 스퀘어로 변경되면서 면적이 축소됐다. SK하이닉스도 8F 스퀘어에서 6F 스퀘어로 어레이 구조를 변경한 바 있다. 쉽게 말해 4X2 구조에서 남는 공간을 줄여 면적을 줄였다는 말이다.

3D 방식은 D램을 눕힌 상태로 쌓아 올리는 방식이다. D램 자체를 수직으로 쌓는 방식으로, SK하이닉스는 지난 5월 최선단 공정 10나노급 5세대(1b) D램 개발에 성공했다. 개발에 성공한 238단은 업계 최고층 수준으로, D램 적층을 통해 저장 용량을 획기적으로 확대했다. 앞서 업계에서 사용했던 2D D램은 평면에 수백억 개 셀을 늘어놓는 방식이었다.

USD$	1,331.0	▼4.3
EUR€	1,479.6	▼0
JPY¥	934.5	▲12.7
CNH¥	187.2	▼0.4

차세대 D램 개발 각축…삼성전자 '4F'·SK하이닉스 '3D' 전략

관련기사

전체 댓글 0

매매기준율